0.13µm 的MOS 技術，其中的0.13µm是指

Question

(A) 閘極氧化層厚度
(B) 源極和汲極的深度
(C) 閘極的長度
(D) MOS 電晶體的寬度

Answer 1

0.13µm 的MOS 技術，其中的0.13µm是指


(A) 閘極氧化層厚度
(B) 源極和汲極的深度
(C) 閘極的長度
(D) MOS 電晶體的寬度
D

Answer 2

雙多晶矽方式 (dual poly scheme)

　　此方式所形成的CMOS結構請參閱圖二。和single poly scheme不一樣的地方，是採用p+ poly-Si 做為p- MOS的閘極，所以可以製作 surface channel 的元件，不過在程序上會較複雜。由於p-和n- MOS均為surface channel，對於short channel effects的控制性可以提升。目前此dual poly隱然成為0.25 ~ 0.18 μm世代閘極技術的主流，也有文獻發表此方式能成功地應用於0.08 μm CMOS的研製[4]，顯見其潛力。

圖片參考：http://www.ndl.org.tw/old/ndlcomm/P5_2/5_2/p13.GIF

　　傳統的single poly CMOS 電路，許多廠商喜歡使用在內摻雜(in situ doping)化學氣相沉積(CVD) n+ poly-Si薄膜，因為可以節省佈植(implant)和退火(annealing)的時間與成本。在應用dual poly scheme時這種方法就不可行了，通常的作法是沉積undoped poly-Si薄膜，完成閘極的微影蝕刻後，再分別進行p- 和n-元素的佈植摻雜與活化。由於步驟較繁複，且製程的熱預算(thermal budget)增加，相對地，p-和n- MOS之間的製程範圍(process window)的相容性就比較難以控制。也有人提出以兩次低溫in situ doping CVD 分別沉積n+和p+ poly-Si薄膜，用以降低整體的thermal budget及提高載子活化的程度[5]，但整體的製程變得十分複雜，可行性並不高。
　　在dual poly的組態中，當電晶體運作在ON狀態下，於channel中會感應一逆轉電荷層(inversion charge sheet)來維持源/汲極間的導通，此時p+ poly-Si gate 和n+ poly-Si gate相對於channel分別為負和正的電位。當閘極電壓夠高時，會有部份的壓降跨在poly閘極內，也就是造成空乏(depletion)的現象[6]。當空乏區的寬度和gate oxide厚度接近時（如gate oxide厚度小於10 nm後），相關效應就變得很顯著。如果poly閘極內摻雜物(dopant)活化程度不夠的話，空乏區的寬度也會越大。此現象代表閘極的控制能力衰退，導至通道中載子濃度和元件驅動電流的減少，所以須加以防範。由於受限於dopant的固態溶解度(solid solubility，一般在1020 cm-3 以下)，所以在深次微米元件中多少都會有此現象，一般在製程上只能要求儘量提升活化程度至solid solubility附近。
　　另一個重要的問題，是關於p-MOS的硼穿透(B penetration) gate oxide所造成的破壞[7] [8]。這是由於硼在oxide中有很大的擴散係數(diffusivity)，因此容易在高溫製程中發生此現象，特別是在使用超薄gate oxide的深次微米製程。硼穿透oxide至基板後會造成p-MOS Vth絕對值的減少，嚴重時甚至讓元件無法關閉，使得電路失效。另外，也會破壞gate oxide的品質，造成可靠性的問題。至於n型的摻雜元素，如砷(As)或磷(P)，則無此困擾。根據一最近發表的資料顯示[9]，即使gate oxide厚度薄至1.5 nm，在1050 ℃，20 sec的退火條件下也不會有嚴重的P穿透擴散現象產生。
其於資料可參考網頁:
http://www.ndl.org.tw/old/ndlcomm/P5_2/12.htm
以上網頁有詳細解說