PLL(Phase lock loop)的原理為何?有那些?

Question

PLL的原理為何??
有那些分類呢??
設計時要注意些什麼??

Answer 1

可以參考下列網頁
http://www.compotech.com.tw/document/content.asp?Content_file=D055/CT5518.txt

PLL原理

新一代時脈產生器架構中最主要的核心，少不了相位鎖定迴路〈Phase Locked Loop，PLL〉這個部分。鎖相迴路發展至今已有幾十年的歷史了，大部分用來作為對時脈或頻率的精確控制，舉凡電視收音機等無線電波的頻率調諧或是CD與PC等數位產品的時脈控制的場合，皆可使用PLL來設計頻率控制迴路，以簡化電路的複雜度，增加精確性。
(圖1. PLL的基本架構，請詳見元件科技雜誌十一月號內文)
PLL的主要原理，基本是一種類似運算放大器般的負回授電子電路結構，如圖1所示，PLL主要有兩個輸入端，分別是〈參考輸入頻率盪晶體作為基準參考，與〈回饋輸入頻率，Fvco〉，共同連接到PLL內部的第一個元件〈相位/頻率檢知器，Phase/Frequency Detector，PFD〉。相位/頻率偵測器會比較參考頻率與回饋頻率兩者間的差別，檢測出兩者間的相位與頻率的差異量，當參考頻率高於回饋頻率時，PFD Up端會輸出Up脈波;反之若是參考頻率低於回饋頻率時，PFD Dn端會輸出Dn脈波。相位/頻率偵測器產生的脈波信號隨後經由〈電流控制器，Charge Pump〉與〈迴路濾波器，Loop Filter〉，轉換成為最後一階〈電壓控制振盪器，Voltage Controled Oscillator VCO〉的控制電壓，產生Fvco時脈訊號的輸出。
此時若是輸出的時脈訊號直接連接的負回授頻率輸入端，就形成了所謂的「相位鎖定迴路」，輸出端所送出的回饋輸入頻率(Fvco)的時脈訊號將會被用來鎖定參考輸入頻率(Fref)，永遠與參考頻率同步保持一致的相位與頻率狀態。當回饋輸入頻率(Fvco)與參考輸入頻率(Fref)的頻率與相位一致時也就是整個相位迴路已經鎖定了(Locked)。
時脈產生器藉著PLL的相位鎖定特性，於PLL的兩個輸入端與輸出端，若將參考輸入頻率(Fref)與回饋輸入頻率(Fvco)之後分別接上除頻電路，如上圖中的P、Q、R。當PLL處於穩定鎖定的狀態時，PFD的兩的輸入端頻率與相位應為相等，故
Fref / Q = Fvco /P
所以
Fvco = Fref * P / Q
因為實際的輸出端還有一個除頻電路R，所以時脈產生器的輸出頻率就會變成
Fout = ( Fref * P ) / ( Q * R )
數位電路的設計工程師們，藉由改變時脈產生器中除頻電路的參數搭配，變動P，Q，R之間的比率，便可以很容易的由一個基準的參考頻率訊號源，產生出電路中所需要的各種頻率時脈訊號。
PLL在時脈電路中，除了應用在時脈產生器之外，還可以發揮其相位鎖定的特性，進而延伸發展出各種時脈電路相關的應用元件。